第1章集成电路概述
1.1集成电路
1.2集成电路分类
1.2.1功能结构
1.2.2制作工艺
1.2.3集成度高低
1.2.4导电类型不同
1.2.5按用途分
1.2.6按应用领域分
1.2.7按外形分
1.3集成电路发展
1.4ASIC集成电路设计方法、流程与工艺
1.4.1设计方法分类
1.4.2设计流程
1.4.3ASIC的工艺
1.5IP核与SoC
1.5.1IP核概念
1.5.2SoC概念
1.5.3IP设计方法及在SoC设计中的应用
1.6流片费用
1.6.1流片概念
1.6.2流片费用为什么贵
1.6.3掩膜贵还是晶圆贵
1.6.4制造芯片费用高的原因探析
1.6.5如何降低流片成本
1.6.6流片小结
1.7EDA软件
1.7.1EDA的三大国际巨头
1.7.2Synopsys设计工具介绍
1.7.3美国宣布断供EDA
1.7.4国内EDA现状
第2章可编程逻辑器件
2.1发展历史
2.2PLD的分类
2.3PLD的电路表示与结构
2.4CPLD与FPGA的区别
2.5FPGA芯片
2.5.1FPGA概述
2.5.2底层嵌入式功能块对比
2.5.3内嵌专用硬核
2.6Intel FPGA
2.6.1Altera FPGA产品
2.6.2Intel FPGA产品
2.7Xilinx FPGA产品
2.7.1Xilinx传统产品历代
2.7.2Xilinx新一代UItraScale结构
2.7.3UItraScale结构特点
2.7.4从FPGA到ACAP
2.8FPGA开发与配置下载
2.8.1开发环境
2.8.2开发流程
2.8.3配置方式
2.8.4下载电缆
2.8.5Zynq开发板配置下载
2.9FPGA的发展趋势
第3章常用EDA工具
3.1Quartus Prime概述
3.2Quartus Prime设计流程
3.2.1设计输入
3.2.2设计编译
3.2.3器件编程下载
3.3直接使用ModelSim仿真
3.4Vivado概述
3.5Vivado设计流程
3.5.1设计输入
3.5.2波形仿真
3.5.3下载到板卡
第4章硬件描述语言Verilog
4.1Verilog HDL的语言要素
4.1.1关键字
4.1.2信号的电平逻辑数值与强度模型
4.1.3数值表示
4.1.4标识符
4.1.5注释符与空白符
4.1.6数据类型
4.2Verilog的运算符
4.2.1运算符和优先级
4.2.2算术运算符
4.2.3关系运算符
4.2.4逻辑运算符
4.2.5位运算符
4.2.6移位运算符
4.2.7拼接和复制运算符
4.2.8条件运算符
4.3功能描述方式
4.4阻塞赋值与非阻塞赋值
4.4.1阻塞赋值
4.4.2非阻塞赋值
4.5assign语句和always语句
4.6锁存器(latch)
4.7条件语句与循环语句
4.8generate生成语句
4.9任务task和函数function
4.10编译预处理
第5章硬件描述语言VHDL
5.1VHDL概述
5.1.1什么是VHDL
5.1.2VHDL的特点
5.2VHDL程序结构
5.3VHDL语言要素
5.3.1VHDL文字规则
5.3.2VHDL数据对象
5.3.3VHDL数据类型
5.3.4VHDL操作符
5.4VHDL的主要描述语句
5.4.1顺序语句
5.4.2并行语句
第6章常见数字电路的设计
6.1组合逻辑电路
6.1.1简单门电路
6.1.2编码器、译码器和选择器
6.1.3算术运算电路
6.2时序逻辑电路
6.2.1锁存器
6.2.2触发器
6.3状态机
6.3.1摩尔状态机
6.3.2米利状态机
6.4元件例化
6.5序列信号发生器
6.6序列信号检测器
6.7ROM的设计
6.8RAM的设计
6.9数码管动态扫描电路
6.10键盘扫描电路
第7章基于IP核的设计
7.1IP核
7.2Quartus Prime触发器IP核的VHDL设计应用
7.3Quartus Prime存储器IP核的VHDL设计应用
7.4Quartus Prime锁相环IP核的VHDL设计应用
7.5Quartus Prime运算电路IP核的VHDL设计应用
7.6自定义IP核——Vivado
7.7Vivado锁相环IP核的VHDL设计应用
第8章数字信号处理与密码算法的设计
8.1FIR滤波电路设计
8.1.1FIR滤波电路介绍
8.1.2FIR滤波电路设计原理
8.1.3滤波电路的设计实现
8.2HDB3基带信号编码电路
8.2.1HDB3基带信号编码电路的介绍
8.2.2HDB3编码规则
8.3分组密码算法的设计(SM4)
8.3.1分组密码算法(SM4)
8.3.2分组密码算法原理
8.4流密码算法的设计(ZUC)
8.4.1祖冲之算法(ZUC)介绍
8.4.2流密码算法设计的原理
8.4.3ZUC算法的编程
第9章CPU设计与接口设计案例(Robei/香山/ZYNQ)
9.1UART发送与接收模块的设计
9.2RISC-V
9.2.1RISC-V简介
9.2.2RISC-V特色
9.2.3RISC-V最新资讯
9.2.4中国RISC-V工委会成立
9.3RISC-V与开源芯片
9.3.1处理器芯片：芯片产业皇冠上的明珠
9.3.2处理器生态体系剖析
9.3.3香山：开源高性能RISC-V处理器核
9.3.4芯片敏捷设计新方法
9.3.5“一生一芯”计划
9.4Natalius 8位RISC处理器
9.5SOPC与处理器核
9.5.1过去力推软核
9.5.2现在流行硬核
9.6Xilinx ZYNQ CPU硬核的定制与使用
第10章Vitis开发初探
10.1Vitis概述
10.2使用Vitis平台实例之花样流水灯设计
10.3HLS高层次综合
10.3.1HLS简介
10.3.2Intel HLS
10.3.3Vitis HLS简介
10.4使用Vitis HLS实例之数组相加
10.4.1Vitis HLS工程的建立
10.4.2仿真和综合
10.4.3创建另一个Solution
参考文献